JEDEC опубликовала стандарт SPHBM4 с внешним интерфейсом 512 бит и скоростью до 46 GT/s на контакт. Для рынка ИИ-железа это попытка подвинуть одну из самых дорогих статей в сборке ускорителей: стандарт SPHBM4 обещает пропускную способность класса HBM4, но без кремниевого интерпозера и упаковки уровня CoWoS, а значит, с шансом на более вменяемую себестоимость.
Речь не о дешевой памяти для серверов «вообще», а о новой конфигурации HBM для тех, кто считает миллиметры площади кристалла и месяцы ожидания продвинутой упаковки. Как пишет Tom's Hardware, JEDEC оформила спецификацию JESD330-4 под названием Standard Package High Bandwidth Memory, или SPHBM4. Идея в том, чтобы взять те же HBM4-стэки DRAM, но заменить привычный base die на новый PHY/buffer die с более узким интерфейсом, который можно развести на обычной органической подложке.
На бумаге схема выглядит почти как инженерная месть экономистам. Классические HBM3 и HBM4 держатся на очень широких интерфейсах: 1024 бита у HBM3 и 2048 бит у HBM4. Это дает огромную пропускную способность, но требует дорогой интеграции рядом с процессором, в том числе через кремниевые интерпозеры и продвинутые технологии корпусирования. SPHBM4 сужает внешний интерфейс до 512 бит, то есть в четыре раза относительно HBM4, и компенсирует это ростом скорости передачи данных. Стандарт закладывает диапазон от 22,4 до 46,0 GT/s. В максимальной конфигурации один стек SPHBM4 может выдать до 2,944 ТБ/с. Для сравнения: обычный HBM4 при 8 GT/s дает около 2 ТБ/с на стек, а HBM4E целится в 3-3,3 ТБ/с при 12-12,8 GT/s.
Технически фокус сделан через новую организацию каналов. Внутри стек HBM4 по-прежнему живет своей привычной жизнью с 32 каналами по 64 бита, но наружу SPHBM4 выводит их иначе: 32 независимых 16-битных DDR-канала, собранных в восемь Quad Channel. Каждый такой Quad Channel фактически упаковывает четыре внутренних HBM4-канала в более узкий внешний интерфейс. Если упростить до уровня архитектурного смысла: памяти не добавили магии, ей просто дали более быстрый «выезд» наружу. Поэтому сам DRAM-массив быстрее не стал. Базовая логика, тайминги, активация строк, refresh и внутренняя частота остаются в рамках HBM4-подхода. Например, при внешней скорости 32 GT/s ядро DRAM работает лишь на четверти этой частоты, то есть около 2 ГГц.
Отсюда и главный компромисс. Обычный HBM4 почти напрямую подключается к хост-процессору через широкий и сравнительно простой параллельный интерфейс. В случае со стандартом SPHBM4 между памятью и чипом появляется более сложный PHY, который занимается сериализацией и десериализацией, training линий, выравниванием сигнала, контролем BER и коррекцией ошибок на командно-адресной части канала. Для передачи данных используются отдельные дифференциальные такты записи и чтения, плюс сигналы ECC и отчетности об ошибках. Все это помогает разогнать узкий интерфейс до 46 GT/s, но добавляет накладные расходы и, вероятно, несколько наносекунд задержки. Для некоторых сценариев это терпимо, а вот инференс часто любит не только широкую полосу, но и низкую латентность.
Еще один важный момент: стандарт SPHBM4 не решает проблему дефицита самих HBM-чипов. Он использует те же крупные HBM4 DRAM-матрицы, а они ни дешевыми, ни массовыми от одного нового логотипа JEDEC не станут. Более того, полностью «обычной» такую память тоже не назовешь. Да, отказ от интерпозера и CoWoS-подобной интеграции выглядит соблазнительно, потому что стандарт допускает bump pitch больше 90 мкм и длину каналов до 20 мм, а это как раз открывает дорогу к органическим подложкам. Но стек по-прежнему требует 2.5D-сборки, TSV и более сложного base die, который сам по себе вряд ли бесплатен. То есть речь идет не о демократизации памяти для всех, а о попытке убрать самые болезненные затраты из премиального сегмента.
Для разработчиков и владельцев ИИ-инфраструктуры здесь важны не только проценты экономии, которых JEDEC пока не называет, но и архитектурные последствия. Узкий интерфейс занимает меньше площади по периметру кристалла и внутри самого ускорителя. Это значит, что у производителей появляется больше свободы: либо плотнее размещать вычислительные блоки, либо ставить вокруг чипа больше стеков памяти, либо искать баланс между тем и другим. Для компаний, которые проектируют собственные AI-ускорители, это очень практичная новость. В эпоху, когда ограничением становится не только количество FLOPS, но и упаковка, логистика и supply chain, любой стандарт, снижающий зависимость от дефицитных техпроцессных бутылочных горлышек, получает серьезный вес.
По емкости SPHBM4 тоже не выглядит урезанным вариантом. Стандарт допускает стэки из 4, 8, 12 или 16 DRAM-кристаллов плотностью 24 Гбит или 32 Гбит. Максимальная стандартизованная конфигурация — 64 ГБ на стек, то есть тот же потолок, что и у HBM4E. По напряжению ядра память наследует параметры HBM4, потому что сами DRAM-стэки не меняются, а вот внешнее I/O в SPHBM4 стандартизовано на 0,75 В. В теории это упрощает совместимость, но у высокой скорости есть и энергетическая цена: передавать тот же объем данных через вчетверо меньшее число линий, работающих примерно вчетверо быстрее, обычно менее приятно для энергопотребления, чем широкий медленный интерфейс.
Если перевести все это с языка стандартов на язык рынка, картина получается трезвая. SPHBM4 не убивает HBM4 и тем более не превращает память для ИИ в массовый товар. Скорее это промежуточный класс между «максимум производительности любой ценой» и «давайте все же соберем ускоритель без очереди за CoWoS». Теперь главный вопрос не в том, заработает ли идея на уровне JESD330-4, а в том, кто первым рискнет положить стандарт SPHBM4 в реальный продукт и сочтет, что выигрыш в упаковке и площади перевешивает потери по латентности и сложности PHY.