AMD Venice-X выйдет во второй половине 2027 года с 96 ядрами, 1152 МБ L3-кэша с 3D V-Cache и бустом до 5,15 ГГц. Для рынка серверов и HPC это не просто еще один EPYC: AMD явно возвращает большой вертикально наращенный кэш в дата-центры и делает ставку на те нагрузки, где память и латентность решают не меньше, чем сухое число ядер.
О новинке, как пишет Tom's Hardware, AMD рассказала на мероприятии Advancing AI. Venice-X построен на архитектуре Zen 6 и использует тот же сокет SP7, что и обычные серверные Venice. В линейке Zen 6 для дата-центров это будет отдельная версия под high-performance computing: меньше ядер, чем у флагманских Venice, зато выше частоты и заметно более плотный кэш на одно ядро.
Ключевые цифры выглядят так: 96 ядер, до 5,15 ГГц и 1152 МБ L3-кэша. Последний показатель особенно важен, потому что речь идет именно о stacked cache через 3D V-Cache. AMD уже делала похожие продукты в серверном сегменте, например Milan-X и Genoa-X, но поколения Turin-X рынок не дождался. На этом фоне Venice-X выглядит как возвращение старой идеи, только уже в куда более агрессивной конфигурации по частотам и пропускной способности памяти.
Если сравнивать с Genoa-X, разница заметна сразу. У 96-ядерного EPYC 9684X потолок буста составляет 3,7 ГГц, а у Venice-X AMD заявляет 5,15 ГГц. Для серверного чипа такого класса скачок серьезный. Это не значит, что процессор всегда будет работать на такой частоте под полной нагрузкой, но сам факт важен: AMD пытается убрать старый компромисс, когда X3D-подход в сервере давал много кэша, но отъедал запас по частотам.
Почему здесь важна не только архитектура, но и память
Еще один крупный апгрейд Venice-X связан с подсистемой памяти. Чип поддерживает 16-канальную память и два режима: обычные DDR5 RDIMM до 8000 MT/s или новые MRDIMM до 12800 MT/s. В максимальной конфигурации AMD обещает суммарную пропускную способность до 1,6 ТБ/с. Для тех, кто живет в коде численных моделей, симуляций, EDA, CFD, аналитики и некоторых AI/HPC-сценариев, это едва ли не важнее маркетинговых гигагерц.
По сравнению с Turin прирост у всей платформы Venice очень большой: AMD говорит почти о трехкратном увеличении совокупной пропускной способности памяти, в основном за счет MRDIMM. Если отмотать еще назад и взять Genoa-X, разница выглядит еще жестче. В таких задачах большой L3-кэш и широкая память работают в связке: кэш пытается удержать горячие данные поближе к ядрам, а память снижает риск того, что система упрется в подвоз данных. Для HPC это старая истина, но рынок регулярно любит о ней забывать, пока очередной GPU-кластер или CPU-узел не упрется в memory wall.
На бумаге Venice-X выглядит как ответ на вполне конкретную проблему: не всем заказчикам в дата-центре нужны максимальные 256 ядер обычного Venice. Есть класс нагрузок, где важнее производительность отдельного ядра, локальность данных и предсказуемое поведение при работе с большими наборами в памяти. Именно поэтому AMD оставляет у Venice-X 96 ядер и тот же объем 1152 МБ L3, который уже знаком по Genoa-X. Иными словами, компания не раздувает кэш ради красивого слайда, а перераспределяет ресурс на меньшее число более быстрых ядер.
Отдельный контекст тоже показателен. Обычные Venice на Zen 6 AMD уже вывела в производство, а сама линейка делится как минимум на четыре варианта для дата-центров. Основные Venice используют сокет SP7, тогда как некоторые другие предложения Zen 6, включая Verano, переедут на SP8. Для корпоративных заказчиков это означает вполне практичную вещь: AMD продолжает сегментировать серверный портфель не только по числу ядер, но и по типу задач. Универсального «одного лучшего EPYC для всего» компания больше не обещает, и это, пожалуй, честнее для рынка.
Что это значит для разработчиков, инфраструктуры и закупок
Для русскоязычной ИТ-аудитории здесь важны не только характеристики самого процессора, но и сигнал от AMD. Серверный CPU снова подается не как скучный фон для ускорителей, а как самостоятельный инструмент под специальные нагрузки. Если вы отвечаете за HPC-кластеры, платформы для инженерных расчетов, in-memory базы, крупные аналитические пайплайны или внутренние сервисы, чувствительные к кэшу и латентности, Venice-X стоит занести в долгий список на 2027 год уже сейчас. Не потому, что продукт скоро можно купить, а потому что он влияет на архитектурное планирование: сокет, память, плотность узлов, теплопакет, лицензирование ПО по ядрам и экономика стойки внезапно опять завязаны на CPU, а не только на GPU.
Разработчикам прикладного ПО это тоже повод посмотреть на свои профилировщики без иллюзий. Большой кэш не спасает плохо распараллеленный код и не лечит случайный доступ к данным, но он может радикально изменить поведение хорошо оптимизированных HPC-приложений. А высокая пропускная способность памяти в 16-канальной конфигурации делает еще более заметной разницу между кодом, который умеет кормить процессор данными, и кодом, который просто надеется на железо. В эпоху, когда все обсуждают AI-ускорители, AMD тихо напоминает: иногда самый дорогой узкий участок находится не в модели, а в памяти и CPU-пути к ней.
Есть, впрочем, и то, чего AMD пока не показала. Компания не раскрыла ни бенчмарки, ни энергопотребление, ни SKU-линейку, ни цены, ни реальные сценарии, где Venice-X будет заметно лучше обычных Venice или прошлых Genoa-X. До релиза еще далеко, поэтому без этих данных новость стоит читать как заявление о направлении, а не как финальный verdict по платформе. Но само направление понятно уже сейчас: серверные процессоры снова дробятся на специализированные роли, и у AMD есть план, как продавать кэш, частоты и память не только в десктопе, но и в самых дорогих стойках дата-центров. Первоисточник с цифрами опубликован в .