AMD вернёт линейку процессоров Epyc X спустя примерно три года паузы: AMD Epyc Venice-X получат до 96 ядер и более 1 ГБ кеша третьего уровня. Чипы рассчитаны не на универсальные корпоративные серверы, а на прожорливые к задержкам расчёты — прежде всего EDA и HPC. Для российских команд, которые проектируют электронику, считают CFD-модели или арендуют вычислительные мощности под такие задачи, это сигнал: в 2027 году у серверных CPU появится ещё один аргумент против наращивания DRAM.
Первые поставки Venice-X AMD ожидает во втором полугодии 2027 года, сообщает The Register. В основе процессоров — частотно-оптимизированные SKU поколения Venice и технология 3D V-Cache: дополнительная SRAM размещается поверх вычислительных чиплетов. Такой подход должен примерно утроить плотность L3-кеша по сравнению с обычной конфигурацией и вывести суммарный объём за отметку 1 ГБ.
Возвращение X-серии важно не только из-за красивой цифры в спецификации. Во многих инженерных задачах процессор регулярно ждёт данные из оперативной памяти, а не считает. Большой общий кеш позволяет удерживать большую часть рабочих наборов ближе к ядрам, сокращая обращения к DRAM. В AMD прямо называют целевыми сценариями вычислительную гидродинамику и средства автоматизации проектирования электроники — EDA.
Компания использует собственные Epyc X для функциональной верификации: до выпуска кремния разработчики моделируют будущую микросхему и проверяют, что она ведёт себя согласно проекту. Эти нагрузки любят много ядер, но выигрыш от них легко съедается задержками памяти. Если модель чаще помещается в L3, ядрам реже приходится простаивать в ожидании данных. Именно здесь кеш объёмом свыше гигабайта способен оказаться полезнее очередного экстремального прироста числа потоков.
AMD уже проходила этот маршрут на настольных системах. В 2022 году Ryzen 7 5800X3D получил дополнительный 64-МБ слой SRAM поверх восьмиядерного чиплета, увеличив объём L3 до 96 МБ. В играх это дало заметный эффект, а позднее технология пришла и в серверные Epyc поколения Milan. Расширенный кеш оказался достаточно востребованным, чтобы AMD выпустила второе поколение Epyc X в 2023 году.
Затем линейка исчезла из публичных планов. При представлении серверных Epyc пятого поколения в конце 2024 года AMD не показала Turin-X. Venice-X фактически закрывает этот пробел, но не копирует прежнюю формулу один в один: новый чип будет опираться на более свежую платформу Venice и ограничится максимум 96 ядрами. Для покупателя это напоминание, что рекордное число ядер и производительность в конкретной нагрузке — разные метрики, особенно когда расчёт упирается в доступ к памяти.
Для инфраструктурных команд выбор между обычным серверным процессором и вариантом с 3D-кешем будет зависеть от профиля нагрузки. Веб-сервисы, базы данных и виртуализация не обязаны получить сопоставимую выгоду: им могут быть важнее ёмкость памяти, пропускная способность каналов DRAM или цена на ядро. А вот в EDA, научных расчётах и отдельных симуляторах сравнительные тесты на собственных датасетах станут обязательной частью закупки. Гигабайт L3 — ресурс дорогой, и платить за него имеет смысл только там, где он реально уменьшает время выполнения задания.
Появление AMD Epyc Venice-X также подчёркивает более широкий сдвиг на серверном рынке: производительность всё чаще добывают упаковкой и иерархией памяти, а не простым увеличением площади монолитного кристалла. Увеличивать сами чиплеты ради кеша означало бы рисковать выходом годных кристаллов; вертикальный SRAM-слой позволяет сохранить базовый вычислительный дизайн и добавить ему «рюкзак» памяти. Главный вопрос теперь не в том, нужен ли большой кеш, а в том, насколько убедительно AMD покажет преимущество Venice-X над обычными Venice в реальных EDA- и HPC-пайплайнах. Исходные детали анонса доступны у .
