Imec, ASML и TSMC изготовили комплементарные 2D-транзисторы на 300-мм пластине с шагом 50 нм и длиной канала до 28 нм. Для индустрии это важный сигнал: посткремниевые материалы снова обсуждают не как красивую университетскую картинку, а как технологию, которую уже пытаются вписать в фабричный процесс и в реальную литографию.
Как пишет Tom's Hardware, речь идет о совместной интеграции n- и p-типов транзисторов с атомарно тонкими 2D-каналами на одной пластине. Для n-канала использовали дисульфид молибдена MoS2, для p-канала — диселенид вольфрама WSe2 или дисульфид вольфрама WS2. Команды показали контактный poly pitch 50 нм — это самый плотный шаг, продемонстрированный для комплементарных 2D-устройств, причем на стандартной 300-мм платформе, а не в формате единичных лабораторных образцов.
Цифры здесь важнее громких формулировок. По данным imec, корректно переключались 94% интегрированных транзисторов, а отношение тока во включенном и выключенном состоянии превышало 100 000. Активная ширина устройств доходила до 75 нм, эквивалентная толщина оксида была около 2 нм. Оба типа транзисторов полностью выключались при нулевом напряжении на затворе. Для p-канальных устройств это особенно показательно: именно эта сторона 2D-CMOS исторически выглядела слабее и обычно портила красивую презентацию уже на стадии сравнения с лучшими лабораторными результатами.
Ключевой технический момент — не сами материалы, их изучают больше десяти лет, а способ сборки. Главное узкое место 2D-транзисторов — контактное сопротивление. Канал толщиной в один атомный слой сам по себе не способен протолкнуть большой ток, а металлический контакт дополнительно душит проводимость из-за барьера на границе металл-полупроводник. Поэтому исследователи долго жили в неприятном компромиссе: либо хорошие характеристики на больших контактах, либо масштабирование шага, ради которого вообще имеет смысл связываться с 2D-материалами.
В этой работе консорциум перевернул порядок изготовления. Вместо того чтобы сначала формировать канал, а потом аккуратно пытаться посадить на него металл, инженеры сперва сделали заполненные вольфрамом контактные траншеи, затем перенесли сверху 2D-канал и уже после этого сформировали затвор. Imec называет это обратным потоком для тонкопленочного транзистора. Именно такая геометрия с нижним контактом, по словам команды, позволила получить чистое выключение устройств и не убить характеристики при плотном шаге 50 нм. Если перевести с инженерного на человеческий: они не просто уменьшили структуру, а показали, что она при этом не превращается в дорогой способ греть пластину.
Отдельный нюанс важен для всех, кто следит за гонкой литографии. Каналы длиной 28 нм и шаг 50 нм были напечатаны за одну EUV-экспозицию на стандартных сканерах с числовой апертурой 0,33. То есть без High-NA EUV и без мультипаттернинга. Это заметно снижает градус футуризма: результат не упирается в экзотическое оборудование, которое еще только обживают. В источнике прямо проводят сравнение с кремнием: 50 нм плотнее, чем 54-нм contacted gate pitch у 10-нм класса Intel. Конечно, прямое сопоставление разных метрик и узлов всегда требует осторожности, но как ориентир оно работает: 2D-транзисторы уже обсуждают на языке размеров, релевантных передовой логике, а не на языке «когда-нибудь потом».
Контекст у этой истории длинный. После FinFET индустрия пришла к gate-all-around, TSMC только в конце прошлого года начала массовое производство своего первого такого узла N2, а следующим большим шагом обычно считают CFET — вертикальное совмещение n- и p-транзисторов. 2D-каналы в дорожных картах идут еще дальше. По долгосрочным оценкам imec, такие материалы становятся актуальными уже после CFET, ближе к 2040-м, тогда как отраслевой IRDS допускает их появление примерно с 2034 года на уровне около 0,7-нм поколения. Иными словами, никто не обещает ноутбук на WSe2 в следующем квартале. Но разница между «это фундаментальная физика» и «это будущая производственная проблема» для полупроводниковой отрасли огромна.
Именно поэтому в новости важны не только параметры устройства, но и состав участников. Imec давно играет роль площадки, где проверяют, можно ли дотащить перспективную идею от статьи до фабрики. ASML отвечает за практическую сторону литографии, TSMC — за взгляд со стороны производителя, который потом должен жить с выходом годных, скоростью процесса и экономикой. Технический директор TSMC Мин Цао в источнике описывает смысл сотрудничества как снижение рисков на переходе от лабораторных материалов к фабричной интеграции. Для бизнеса это звучит куда важнее, чем любой пафос про новую эру: если крупнейшие игроки тратят время на такие эксперименты вместе, значит тема переехала из раздела исследовательской экзотики в раздел стратегического хеджирования будущего.
При этом до промышленного процесса еще далеко, и здесь лучше не путать milestone с готовым техпроцессом. Интеграция пока квази-CMOS: n- и p-материалы размещаются рядом переносом пленок на пластину, а не выращиваются вместе в едином монолитном цикле. Массовый перенос без загрязнений и с приемлемой производительностью все еще не решен. Остаются вопросы к низкоомным контактам, управляемому легированию, долговременной надежности и повторяемости на полном масштабе фабрики. Поэтому первые реальные применения 2D-каналов, если верить опубликованным дорожным картам, скорее начнутся не с флагманских CPU, а с более скромных ролей — например, во вспомогательных или тыльных структурах пластины.
Для разработчиков чипов, product- и CTO-команд здесь вывод прагматичный: запас по классическому кремнию пока не исчерпан, но окно для следующего класса материалов уже приоткрыто на уровне производственной совместимости. Вопрос теперь не в том, можно ли вообще собрать комплементарные 2D-транзисторы на плотном шаге, а в том, кто первым научится делать это стабильно, чисто и без экономического самоубийства. В полупроводниках именно после таких новостей дорожные карты через несколько лет внезапно перестают казаться фантастикой.