Дорожная карта Imec обещает техпроцессы класса 0,3 нм к 2038 году, но главный вывод там не в красивой цифре. Куда важнее другое: уже на рубеже 2030-х индустрия, похоже, упрется в пределы привычного уменьшения транзисторов и начнет вытягивать плотность за счет новых архитектур, вертикальной интеграции и более компактных стандартных ячеек. Для разработчиков железа, продуктовых команд и техдиректоров это сигнал простой: маркетинговые «нанометры» будут все хуже объяснять реальную производительность и стоимость чипов.
О новой траектории развития полупроводниковой отрасли по данным Tom's Hardware стало известно из свежего производственного roadmap бельгийского исследовательского центра Imec, который работает с TSMC, Intel, Samsung, ASML, Nvidia, AMD и другими крупными игроками. В этой версии карты Imec доводит отрасль до узлов класса A3, то есть примерно 3 ангстрема или 0,3 нм, к 2038 году. Но одновременно организация фиксирует неприятный для старой школы факт: параметр contact poly pitch, один из ключевых индикаторов плотности логики, после поколения A10 около 2030 года почти перестает сжиматься и держится на уровне 42 нм вплоть до A5.
Если перевести это с языка техпроцессов на язык бизнеса, картина получается довольно прозаичная. Раньше отрасль продавала прогресс через более мелкий узел: меньше нанометров, больше транзисторов, выше плотность. Теперь этот автоматизм ломается. По оценке Imec, нынешняя эпоха 2-нм класса живет с CPP около 48 нм, высотой ячейки примерно 132 нм и библиотеками на шесть металлических треков. Дальше ожидается A14 в 2028 году с CPP 45 нм и высотой ячейки 115 нм, а затем A10 в 2030-2031 годах с CPP 42 нм и высотой 98 нм. То есть сжатие продолжается, но уже не тем темпом, к которому рынок привык со времен более ранних FinFET-переходов.
Параллельно меняется и ритм внедрения новых узлов. Imec исходит из того, что полностью новые поколения техпроцессов теперь появляются не раз в два года, а примерно раз в три. Между ними производители добавляют промежуточные улучшения по производительности и энергоэффективности. Эта логика уже видна у крупнейших фабрик: TSMC запустила N3B в 2023 году, затем N3E в 2024-м и N3P в 2025-м; Intel планировала похожую схему с 20A в 2024-м, но этот узел был отменен, после чего фокус сместился на 18A в 2025 году и 18A-P в 2027-м. Иными словами, «тик-так» давно умер, а дорожная карта Imec лишь закрепляет это как новую норму.
Самая интересная часть начинается с поколения A7, которое Imec относит к 2033 году. Именно здесь серьезным кандидатом на массовое внедрение становятся CFET-транзисторы, где n- и p-канальные устройства размещаются не рядом, а друг над другом. Это уже не обычное уменьшение в плоскости, а попытка добавить логике третье измерение. При этом показательно, что CPP на A7 не уменьшается и остается на тех же 42 нм, что у A10. Зато высота стандартной ячейки падает примерно до 80 нм, а архитектура библиотеки переходит к 4,5 трека. Смысл прозрачен: индустрия больше не может бесконечно ужимать все линейкой, поэтому начинает переупаковывать логику более хитрым способом.
Для тех, кто следит не только за транзисторами, но и за производственной инфраструктурой, в этом roadmap есть еще две важные детали. Первая: Imec ожидает внедрение High-NA EUV уже на A14, что ближе к планам Intel и не совпадает с более осторожной позицией TSMC. Вторая: по мере продвижения к A3 отрасли, вероятно, понадобятся уже Hyper-NA EUV-системы. Это автоматически означает рост капитальных затрат, усложнение производственных цепочек и еще более высокий порог входа для новых игроков. Для рынка это плохая новость в том смысле, что зависимость от нескольких поставщиков критического оборудования только усилится. Для клиентов фабрик, от крупных CPU-разработчиков до AI-компаний, это означает еще более жесткую борьбу за доступ к передовым мощностям.
Дальше цифры становятся еще красноречивее. На A5, который Imec относит к 2035-2036 годам, CPP все еще остается на уровне 42 нм, зато высота ячейки снижается примерно до 64 нм при четырехтрековой библиотеке. На A3 к 2038 году CPP уменьшается до 39 нм, а высота ячейки падает до 50 нм. В этот момент Imec уже говорит о последовательных CFET-реализациях и затем о bonded CFET, где вертикальная интеграция используется еще агрессивнее. И вот здесь старый разговор про «сколько нанометров у техпроцесса» начинает выглядеть как спор о шильдиках на серверных стойках. Чип-дизайнеры вроде AMD, Intel или Nvidia не раскладывают вручную отдельные транзисторы; они собирают блоки из стандартных ячеек. Значит, важнее становится не абстрактный шаг затвора, а то, сколько полезной логики и на какой мощности помещается в реальную площадь кристалла.
Для русскоязычной IT-аудитории в этом есть вполне прикладной вывод. Командам, которые оценивают дорожные карты продуктов, сроки обновления железа или economics дата-центров, придется смотреть глубже, чем в название узла. Узел класса A7 или A5 сам по себе уже не гарантирует привычного скачка в плотности, частоте или TCO. Нужно будет разбирать, использует ли конкретный процесс backside power delivery, какие у него библиотеки стандартных ячеек, насколько зрелы CFET, какой там упаковочный стек и как все это бьется с yield. Условно говоря, эра, когда слайд с меньшим числом нанометров можно было автоматически конвертировать в бизнес-кейс, заканчивается.
Если прогноз Imec окажется близок к реальности, следующая большая конкуренция в полупроводниках пойдет не только за новый узел, но и за право по-новому определить саму метрику прогресса. И это, пожалуй, самый неприятный момент для маркетинга и самый полезный для инженеров: отрасли придется честнее отвечать на вопрос не «насколько маленький у вас транзистор», а «сколько реальной логики, мощности и себестоимости вы упаковали в один квадратный миллиметр».