SK hynix хочет добавить в контроллеры SSD более 100 собственных малых ядер H-TPU, чтобы снять с Arm-процессоров обработку повторяющихся операций ввода-вывода. Компания оценивает одно такое ядро примерно в 2,5% энергопотребления и 4% площади универсального CPU-ядра — важная заявка для серверных накопителей, где рост скорости PCIe всё быстрее упирается не только в NAND, но и в вычислительные ресурсы контроллера.
О планах компании на конференции ISOCC 2026 рассказал вице-президент SK hynix по проектированию SoC Ку Ин Чжэ, сообщает Tom's Hardware. Его тезис прост: пропускная способность PCIe удваивается с каждым поколением, а частоты и возможности управляющих процессоров не растут тем же темпом. В результате контроллеры приходится наращивать ядрами, площадью кристалла и потреблением — не самый изящный путь для устройства, которое большую часть времени исполняет предсказуемые цепочки операций.
H-TPU расшифровывается как Hynix Transaction Processing Unit. Несмотря на знакомую аббревиатуру, это не ИИ-ускоритель и не родственник тензорных процессоров Google. Задача H-TPU прозаичнее, но для накопителя критична: обработка команд чтения и записи, работа с метаданными, управление буферами и другие рутинные части пути I/O. Основной Arm CPU останется в схеме: ему достанутся обработка исключений, восстановление после ошибок и политики хранения данных.
Малые ядра будут собраны в десятки кластеров и получат специализированные роли. Для конкретного запроса включаются только нужные блоки, а остальные переходят в режим минимального энергопотребления. У каждого H-TPU — четырёхступенчатый конвейер с последовательным исполнением инструкций: без внеочередного исполнения, без суперскалярности и без попытки превратить контроллер накопителя в мини-сервер.
Почему обычных CPU-ядер уже недостаточно
Производители контроллеров давно решают проблему масштабированием числа ядер. Например, контроллер Marvell Bravera SC6 для PCIe 6.0 использует 12 ядер Cortex-R82 в двух шестиядерных кластерах, три Cortex-M7 и отдельное Cortex-M3 для задач безопасности. У предшественника Bravera SC5 для PCIe 5.0 набор был скромнее: десять ядер семейств Cortex-R8 и Cortex-M7 плюс Cortex-M3. Чем выше требования к IOPS и ниже целевые задержки, тем заметнее цена такого подхода.
SK hynix предлагает разделить монолитную прошивочную работу на множество программируемых исполнителей. В отрасли сама идея не нова: Phison использует архитектуру CoXProcessor, где Cortex-R5 дополняются специализированными аппаратными блоками. В контроллере E18 два более медленных Cortex-R5 помогают трём основным ядрам, а корпоративный Phison X1 сочетал два Cortex-R5 с числом до 32 микроядер, каждое из которых отвечало за одну-две задачи. Отличие подхода SK hynix — в масштабе и намерении распространить H-TPU на весь набор NAND-продуктов.
Косвенное подтверждение архитектуры есть и в патентах SK hynix. В патенте США №11,675,537, для которого корейская заявка была подана в ноябре 2020 года, описаны управляющая плоскость на CPU и I/O-плоскость из множества малых процессоров. Команда в этой схеме последовательно проходит четыре группы: приём со стороны хоста, кэш, карту адресации и NVM-направление к NAND. Исключительные ситуации возвращаются на CPU, а типовой маршрут обрабатывается распределённо.
В примере из патента малый процессор насчитывает около 200 тысяч логических вентилей против примерно семи миллионов у CPU — около 2,9% от его количества. Это не означает, что будущий H-TPU будет в точности таким же, но хорошо объясняет логику решения: не тратить сложное ядро общего назначения там, где достаточно небольшого программируемого автомата. Важно и то, что эти блоки предполагают выполнение прошивки, а не жёстко зафиксированную логику: алгоритмы можно менять без переделки кремния.
Следующий шаг — аппаратная автоматика
H-TPU — не конечная точка дорожной карты. SK hynix также говорит о Hardware Automation: обработку команд, поиск адресов и копирование буферов предлагается переносить в выделенные аппаратные схемы. CPU и малые ядра сохранят контроль над исключениями и решениями, где нужна политика, а стандартный поток будет проходить максимально коротким маршрутом. Для корпоративных SSD это важно не только ради пиковых IOPS: предсказуемое время завершения операций часто ценнее красивой цифры в бенчмарке.
Компания рассчитывает применить H-TPU в будущих корпоративных контроллерах NAND, а также в разработке Storage Next — совместном проекте с Nvidia, ориентированном на более мелкие обращения к NAND, начиная с 512 байт. Ещё одна цель — high-bandwidth flash, или HBF: стек NAND для ИИ-инференса, которому SK hynix приписывает ёмкость до 512 ГБ на стек против 64 ГБ у HBM4. В таком сценарии чтения, по данным компании, превосходят записи примерно в 300 тысяч раз к одному, а контроллер должен эффективно управлять буферами и предвыборкой данных, скрывая задержки NAND за вычислениями.
Готового корпоративного накопителя с H-TPU SK hynix пока не показала и сроков его выхода не назвала. Но направление выглядит неизбежным: по мере движения к PCIe 6.0, 7.0 и далее производителям придётся выбирать между всё более крупным набором универсальных ядер и архитектурой, где контроллеры SSD получают отдельные вычислительные блоки под типовые задачи. Вопрос теперь не в том, нужны ли такие разгрузчики, а в том, смогут ли производители сохранить их программируемость и не превратить оптимизацию задержек в очередной закрытый лабиринт прошивки.